Şekil 1'de üç fazlı akım kontrollu darbe genişlik modülasyonu ile çalışan bir eviricinin devre şeması görülmektedir. Bu eviricinin bir bacağında seri olarak bağlı bulunan iki yarıiletken anahtarlama elemanı, birbirlerinin tersi olacak şekilde çalışırlar. Başka bir deyişle üstteki anahtarlama elemanı iletimde olduğu zaman alttaki eleman kesimde (veya tam tersi) olacak şekilde tetikleme sinyalleri elemanlara gönderilir. Eviricinin çıkışında yüke, üstteki eleman iletimdeyse pozitif doğru gerilim veya alttaki eleman iletimdeyse sıfır gerilim uygulanmaktadır.
| |
| Şekil 1: Üç fazlı akım kontrollü bir evirici. |
Anahtarlama olayı yüksek frekanslarda yapıldığı ve anahtarlama elemanlarının kesime geçmesi belli bir zaman alacağı için, üstteki eleman kesime geçmeden alttaki anahtarın iletime geçmemesi gerekmektedir (veya tersi). Aksi takdirde eviricinin girişindeki doğru gerilimin bu geçiş zamanında kısa bir süre kısa devre olması söz konusu olacaktır. Bunu önlemek için bu geçiş zamanlarında ölü zaman olarak adlandırılan kısa bir gecikme zamanı bırakılır. Üstteki elemanın kesime geçmesinin ardından, gecikme zamanı kadar bekledikten sonra, alttaki yarıiletken elemana tetikleme sinyali uygulanarak iletime geçmesi sağlanır.
Ölü zaman oluşturulması
Eviricinin kontrol devresi tarafından üretilen sinyalin birbirinin
tersi olarak çalışan MOSFET'lere uygulanacak iki ayrı tetikleme
sinyaline, iki sinyal arasında bir ölü zaman bırakılarak,
dönüştürülmesi gerekmektedir. Bunun için sinyalin yükselmeye ve
düşmeye başladığı zamanlardan itibaren istenilen gecikme süresinde
bir darbe sinyali üretilmesi gerekmektedir.
Bu işlem Şekil 2'de gösterildiği gibi
yapılabilir. A ile gösterilen
sinyal kontrol devresi tarafından üretilmiştir. İlk olarak bu
sinyalden belli bir gecikme zamanını sağlayacak bir darbe üretilmesi
gerekmektedir. Bu işlemde A sinyalinin pozitifden sıfıra düşüşü bir
referans tetikleme noktası olarak alınarak Şekil
2'de B ile gösterilen bir darbe üretilir.
Bu darbenin genişliği iki sinyal arasında
istenilen ölü zamana eşittir. Alttaki MOSFET'e uygulanan tetikleme
sinyali A ve B sinyallerinin bir pozitif NOR işlemiyle oluşturulan
değerine eşittir ve bu sinyal Şekil 2'de C ile gösterilmektedir.
| |
| Şekil 2: Ölü zamanın oluşturulması. |
Orijinal sinyalin (A) tersi alınarak oluşturulan A' sinyaline de bir önceki paragraftakine benzer şekilde bir işlem uygulanır. Burda üretilerek üstteki MOSFET'e uygulanan sinyal Şekil 2de C' ile gösterilmektedir. C ve C' arasında istenilen ölü zaman kadar bir boşluk bulunmaktadır. Devrenin çalışma frekansına bağlı olarak bu değerin, anahtarlama elemanlarının kesime geçme süreleri gözönünde bulundurularak, minimum seviyede tutulması gerekmektedir.
Devre Şeması ve Çalışma Prensibi
Bu devrenin giriş sinyali
giriş sinyali bir kare dalgadır. Bu devrede Lojik entegreler
kullanıldığı için giriş sinyal geriliminin +5
V'da olması gerekmektedir (eğer TTL lojik entegresi kullanırsanız).
Sinyalin düşüşünü (pozitifden sıfıra geçişini) algılıyarak buna
bağlı belli genişlikte bir darbe üretmek için kullanmanız gereken
tekrar tetiklenebilen çoklu titreşimli (retriggerable monostable
multivibrator) sinyaller üreten bir entegredir
(örneğin 74LS123, üretici kataloğu )
Entegrenin bacaklarını gösteren şema Şekil 3'de verilmektedir.
Bu entegrenin çıkışındaki darbenin genişliği entegreye
bağlanan bir kapasite ve zamanlayıcı direnç vasıtasıyla
kolaylıkla ayarlanabilir.
|
|
|
| Şekil 3: 74LS123 entegresinin uçları ve tipik bağlantı şeması. | ||
 |
(1) |
Cext > 1 mF olduğu zaman çıkıştaki darbenin genişliği
 |
(2) |
Denklem 1'de kullanılan birimler:
| K | bir katsayı, değeri için lütfen 74LS123 kataloğuna bakınız |
| RT | zamanlayıcı direnç (kW) |
| Cext | kapasite (pF) |
| tw | çıkıştaki darbenin genişliği |
Bununla ilgili daha detaylı bilgiye (grafikler vb.) entegrenin katalog bilgisinden ulaşabilirsiniz. 74LS123 için fonksiyon tablosu şu şekildedir:
| |
| Şekil 4: 74LS123 icin fonksiyon tablosu. |
74LS123 entegresi Şekil 5'deki lojik diyagramından görüldüğü gibi birbirinden bağımsız iki adet darbe üreticisinden oluşur. Entegrenin çıkışında darbe üretebilmesi için CLR (CLEAR) ile gösterilen ucunun yüksek seviyeye bağlanması gereklidir (TTL lojik sinyaller için yüksek seviye +5V, düşük seviye ise 0V dur) ve bu darbenin ne zaman üretileceği (giriş sinyali yükselirken veya düşerken) ise Şekil 4'e göre yapılır. Mesela, darbenin giriş sinyalinin yüksek seviyeden düşük seviyeye inerken üretilmesi istenirse giriş sinyalinin entegrenin A ucuna bağlanması ve entegrenin B ucunun ise lojik yüksek seviyeye bağlanması gereklidir.
| |
| Şekil 5: 74LS123 entegresinin lojik diyagramı. |
Ölü zaman oluşturulması için kullanılan devre şeması ana hatlarıyla Şekil 6'da gösterilmektedir. Bu devre Şekil 2'de detaylı bir şekilde gösterilen şematik dalga şekillerinin bir uygulamasıdır. Kontrol devresinden gelen sinyal bu devrenin girişine uygulanmaktadır. 74LS123 kullanılarak bu sinyalin sıfıra düşüşünden istenilen ölü zaman genişliğinde bir darbe üretilir. İkinci bir darbe de orijinal sinyalin tersi alınarak elde edilen sinyalin sıfıra düşüşünden elde edilir (tekrar 74LS123 kullanılarak).
| |
| Şekil 6: Devre şeması. |
Şekil 6'daki devrede "1/4-74LS02" gibi bir ifade bulunmaktadır. 74LS02 entegresinde dört adet pozitif NOR lojik kapısı bulunmaktadır. 1/4 ile dört kapıdan sadece birinin kullanıldığı belirtilmektedir. Sinyalin tersini 74LS04 lojik evirici entegresini kullanarak elde edebileceğiniz gibi zaten devrenizde kullanmanız gereken 74LS02 pozitif NOR lojik entegresi ile de yapabilirsiniz. İki girişi olan bir pozitif NOR entegresinin matematiksel ifadesi şu şekildedir (A ve B giriş, C çıkış):
 |
(3) |
Denklem 3'den görülebileceği gibi eğer girişlerden bir tanesi lojik düşük seviyesine bağlanırsa pozitif NOR entegresinin çıkışı girişin tersi olcaktır. B girişinin toprağa bağlandığını düşünelim. Bu durumda B=0 olacaktır ve
 |
(4) |
Deney sonucu elde edilmiş dalga şekilleri ve eleman değerleri yakında ...